台积电在系统级晶圆技术领域即将迎来一次重大突破。
4月26日，据媒体报道，台积电在其2024年北美技术研讨会上表示，采用CoWoS技术的芯片堆叠版本，预计于2027年准备就绪，整合SoIC、HBM及其他零部件，打造一个强大且运算能力媲美资料中心伺服器机架，或甚至整台伺服器的晶圆级系统。
业内人士指出，台积电在代工特斯拉超级电脑Dojo的D1芯片时已采用SoW技术，不过当时是以整合型扇出（InFO）技术方式，而台积电一直致力于发展CoWoS版本，突破晶片堆叠技术极限。
在此次研讨会上，台积电推出了A16制程工艺，预计于2026年投入生产。该技术结合纳米片晶体管和背面供电解决方案，能大幅度提升逻辑密度和能效。相较于传统的N2P工艺，A16制程工艺在相同工作电压下，速度提升了8-10%；在相同速度下，功耗则降低了15-20%，同时密度也得到了1.1倍的提升。
此次研讨会公布的新技术还包括：
台积电创新的NanoFlex技术支持纳米片晶体管
台积电即将推出的N2技术将搭配TSMC NanoFlex技术，展现台积电在设计技术协同优化的崭新突破。
TSMC NanoFlex为芯片设计人员提供了灵活的N2标准元件，这是芯片设计的基本构建模块，高度较低的元件能够节省面积并拥有更高的功耗效率，而高度较高的元件则将性能最大化。客户能够在相同的设计内存块中优化高低元件组合，调整设计进而在应用的功耗、性能及面积之间取得最佳平衡。
N4C技术
台积电还宣布将推出先进的N4C技术以因应更广泛的应用，N4C延续了N4P技术，晶粒成本降低高达8.5%且采用门槛低，预计于2025年量产。
据介绍，N4C提供具有面积效益的基础硅智财及设计法则，皆与广被采用的N4P完全兼容，因此客户可以轻松移转到N4C，晶粒尺寸缩小亦提高良率，为强调价值为主的产品提供了具有成本效益的选择，以升级到台积电下一个先进技术。
CoWoS、系统整合芯片
台积电的CoWoS是AI革命的关键推动技术，让客户能够在单一中介层上并排放置更多的处理器核心及高带宽内存（HBM）。同时，台积电的系统整合芯片（SoIC）已成为3D芯片堆叠的领先解决方案，客户越来越趋向采用CoWoS搭配SoIC及其他元件的做法，以实现最终的系统级封装（System in Package，SiP）整合。
台积电系统级晶圆技术提供了一个革新的选项，让12英寸晶圆能够容纳大量的晶粒，提供更多的运算能力，大幅减少数据中心的使用空间，并将每瓦性能提升好几个数量级。
硅光子整合
台积电正在研发紧凑型通用光子引擎（COUPE）技术，以支持AI热潮带来的数据传输爆炸性成长。COUPE使用SoIC-X芯片堆叠技术将电子裸晶堆叠在光子裸晶之上，相较于传统的堆叠方式，能够为裸晶对裸晶界面提供最低的电阻及更高的能源效率。台积电计于2025年完成支持小型插拔式连接器的COUPE验证，接着于2026年整合CoWoS封装成为共同封装光学元件（Co-Packaged Optics，CPO），将光连接直接导入封装中。
车用先进封装
继2023年推出支持车用客户及早采用的N3AE制程之后，台积电藉由整合先进芯片与封装来持续满足车用客户对更高运算能力的需求，以符合行车的安全与质量要求。台积电正在研发InFO-oS及CoWoS-R解决方案，支持先进驾驶辅助系统（ADAS）、车辆控制及中控电脑等应用，预计于2025年第四季完成AEC-Q100第二级验证。
