三星电子五位知情人士表示，该公司计划使用竞争对手 SK 海力士 (SK Hynix) 主导的芯片制造技术，这家全球顶级内存芯片制造商正寻求在生产用于驱动人工智能的高端芯片的竞争中迎头赶上。
随着生成式人工智能的日益普及，对高带宽内存（HBM）芯片的需求不断增长。但三星与同行SK海力士和美光科技不同，由于没有与人工智能芯片领导者 Nvidia进行任何交易而引人注目。
据分析师和行业观察人士称，三星落后的原因之一是其决定坚持使用称为非导电薄膜（NCF）的芯片制造技术，这会导致一些生产问题，而海力士则改用大规模回流模制底部填充（MR-MUF）方法来解决NCF的弱点。
然而，三位直接了解此事的消息人士称，三星最近发布了用于处理 MUF 技术的芯片制造设备的采购订单。
“三星必须采取一些措施来提高其 HBM（生产）产量......采用 MUF 技术对三星来说有点自负，因为它最终遵循了 SK 海力士首先使用的技术，”一位消息人士称。
几位分析师表示，三星的 HBM3 芯片生产良率约为 10-20%，而 SK 海力士的 HBM3 生产良率约为 60-70%。
最新版本的 HBM 芯片 HBM3 和 HBM3E 需求旺盛。它们与核心微处理器芯片捆绑在一起，帮助处理生成人工智能中的大量数据。
三星还在与材料制造商进行洽谈，其中包括日本长濑一位消息人士称，为了采购 MUF 材料，使用 MUF 的高端芯片的大规模生产最早可能要到明年才能准备就绪，因为三星需要进行更多测试。
三位消息人士还表示，三星计划在其最新的 HBM 芯片中使用 NCF 和 MUF 技术。
三星表示，其内部开发的NCF技术是HBM产品的“最佳解决方案”，将用于其新的HBM3E芯片中。三星在一份声明中表示：“我们正在按计划开展 HBM3E 产品业务。”
英伟达和长濑拒绝置评。
由于信息未公开，所有消息来源均要求匿名。
三星计划使用 MUF 突显了其在 AI 芯片竞争中面临的越来越大的压力，根据研究公司 TrendForce 的数据，由于 AI 相关需求，HBM 芯片市场今年将增长一倍多，达到近 90 亿美元。
非导电薄膜芯片制造技术已被芯片制造商广泛使用，以在紧凑的高带宽存储芯片组中堆叠多层芯片，因为使用热压缩薄膜有助于最小化堆叠芯片之间的空间。
但随着层数的增加，制造变得复杂，粘合材料经常会出现一些问题。三星表示，其最新的 HBM3E 芯片有 12 层芯片。芯片制造商一直在寻找替代方案来解决这些弱点。
SK Hynix 领先其他公司成功转向大规模回流模制底部填充技术，成为第一家向 Nvidia 供应 HBM3 芯片的供应商。
KB Securities 分析师 Jeff Kim 表示，SK 海力士今年在 HBM3 和 Nvidia 更先进的 HBM 产品方面的市场份额预计将超过 80%。
美光上个月加入了高带宽内存芯片竞赛，宣布其最新的 HBM3E 芯片将被 Nvidia 采用，为后者的 H200 Tensor 芯片提供动力，该芯片将于第二季度开始发货。
据四位消息人士之一和另一位知情人士透露，三星的 HBM3 系列尚未通过 Nvidia 的供货交易资格。
它在人工智能芯片竞赛中的受挫也引起了投资者的注意，其股价今年下跌了7%，落后于SK海力士和美光，后者分别上涨了17%和14%。
HBM迎来梦幻技术
SK海力士正在加速开发新工艺“混合键合”，以保持其在高带宽存储器（HBM）领域的全球领先地位。业界正在密切关注SK海力士能否率先应用这一梦想封装技术，从而继续引领特种内存领域。
据行业官员12月18日透露，SK海力士本月在美国举行的全球半导体会议IEDM 2023上宣布，其已确保HBM制造中使用的混合键合工艺的可靠性。SK海力士报告称，其第三代HBM（HBM2E）采用8层堆叠DRAM，在使用混合键合工艺制造后通过了所有可靠性测试。在此次测试中，SK海力士评估了HBM在高温下的使用寿命，并检查了产品发货后客户在芯片焊接过程中可能出现的潜在问题等，涵盖四个类别。
混合键合被认为是 HBM 行业的“梦想工艺技术”。到目前为止，HBM 在 DRAM 模块之间使用一种称为“微凸块”的材料进行连接。然而，通过混合键合，芯片可以在没有凸块的情况下连接，通过消除充当桥梁的凸块来显着减小芯片的厚度。
HBM 芯片的标准厚度为 720 µm。预计将于 2026 年左右量产的第 6 代 HBM（HBM4）需要垂直堆叠 16 个 DRAM，这对当前的封装技术满足客户满意度来说是一个挑战。因此，Hybrid Bonding工艺在下一代HBM中的应用被业界认为是必然的。
SK海力士今年已宣布计划将混合键合应用于其HBM4产品。虽然本次测试是在第三代产品上进行的，其要求远低于 HBM4 规格，而且 DRAM 层数仅为一半（8 层），但对于外部展示 Hybrid Bonding 的潜力具有重要意义。
SK海力士是今年半导体行业HBM热潮的关键参与者。该公司今年率先在第五代 HBM 的生产中引入了大规模回流成型底部填充 (MR-MUF) 工艺，从而保持了 HBM 行业领导者的地位。
HBM封装，SK海力士有了新想法
SK 海力士正准备推出“2.5D 扇出”封装作为其下一代存储半导体技术。由于今年在高带宽内存（HBM）领域的成功表现，SK海力士对下一代芯片技术领域充满信心，似乎正在加紧努力，通过开发“专业”内存产品来确保技术领先地位。
11月26日业内人士透露，SK海力士正准备将2.5D Fan-out封装技术集成到继HBM之后的下一代DRAM中。
这项新技术将两个 DRAM 芯片水平排列，然后将它们组合起来，就像它们是一个芯片一样。一个特征是芯片变得更薄，因为它们下面没有添加基板。这使得信息技术 (IT) 设备中安装的芯片厚度显着减小。SK海力士预计最早将于明年公开披露使用这种封装制造的芯片的研究结果。
SK海力士的尝试相当独特，因为2.5D Fan-out封装此前从未在内存行业尝试过。该技术主要应用于先进系统半导体制造领域。全球领先的半导体代工厂台积电于2016年首次将扇出晶圆级封装（FOWLP）商业化，用于生产iPhone的应用处理器，从而获得了苹果的信任。三星电子从今年第四季度开始将这项技术引入到 Galaxy 智能手机的先进 AP 封装中。
SK海力士在存储半导体领域应用扇出封装的一个主要原因被解读为封装成本的降低。业界将2.5D扇出封装视为一种可以通过跳过硅通孔（TSV）工艺同时增加输入/输出（I/O）接口数量来降低成本的技术。业界推测这种封装技术将应用于图形DRAM（GDDR）和其他需要扩展信息I/O的产品。
SK海力士利用这项技术抢占内存产品小批量多样化的IT趋势的战略正在变得更加清晰。SK海力士正在巩固与世界知名图形处理单元（GPU）公司Nvidia的合作，该公司在HBM市场处于领先地位，该市场作为下一代DRAM而受到关注。还有一个例子是，SK海力士为苹果新AR设备“Vision Pro”中安装的“R1”计算单元生产并提供了特殊DRAM。SK海力士总裁Kwak No-jung表示：“在人工智能时代，我们将把存储半导体创新为针对每个客户的差异化专业产品。”
谁才是新方向？
虽然目前业界都在集中研发HBM3的迭代产品，但是厂商们为了争夺市场的话语权，对于未来HBM技术开发有着各自不同的见解与想法。
▪️ 三星
三星正在研究在中间件中使用光子技术，光子通过链路的速度比电子编码的比特更快，而且耗电量更低。光子链路可以飞秒速度运行。这意味着10-¹⁵个时间单位，即四十亿分之一（十亿分之一的百万分之一）秒。在最近举行的开放计算项目（OCP）峰会上，以首席工程师李彦为代表的韩国巨头先进封装团队介绍了这一主题。
除了使用光子集成电路外，另一种方法是将 HBM 堆栈更直接地连接到处理器（上图中的三星逻辑图）。这将涉及谨慎的热管理，以防止过热。这意味着随着时间的推移，HBM 堆栈可以升级，以提供更大的容量，但这需要一个涵盖该领域的行业标准才有可能实现。
▪️ SK海力士
据韩媒报道，SK海力士还在研究 HBM 与逻辑处理器直接连接的概念。这种概念是在混合使用的半导体中将 GPU 芯片与 HBM 芯片一起制造。芯片制造商将其视为 HBM4 技术，并正在与英伟达和其他逻辑半导体供应商洽谈。这个想法涉及内存和逻辑制造商共同设计芯片，然后由台积电（TSMC）等晶圆厂运营商制造。
这有点类似于内存处理（PIM）的想法，如果最终不能成为行业标准的话，很可能会变成事实上的厂商独占。
▪️ 美光
Tom's Hardware 报道称，美光与市场上的其他公司正在开展 HBM4 和 HBM4e 活动。美光目前正在生产 HBM3e gen-2 内存，采用 8层垂直堆叠的 24GB 芯片。美光的 12 层垂直堆叠 36GB 芯片将于 2024 年第一季度开始出样。它正与半导体代工运营商台积电合作，将其 gen-2 HBM3e 用于人工智能和 HPC 设计应用。
美光表示，其目前的产品具有高能效，对于安装了1000万个GPU的设备来说，每个HBM堆栈能节省约5瓦的功耗，预计五年内将比其他HBM产品节省高达5.5亿美元的运营开支。
下一代HBM
2015年以来，从HBM1到HBM3e，它们都保留了相同的1024位(每个堆栈)接口，即具有以相对适中的时钟速度运行的超宽接口，为了提高内存传输速率，下一代HBM4可能需要对高带宽内存技术进行更实质性的改变，即从更宽的2048位内存接口开始。
出于多种技术原因，业界打算在不增加 HBM 存储器堆栈占用空间的情况下实现这一目标，从而将下一代 HBM 存储器的互连密度提高一倍。HBM4 会在多个层面上实现重大技术飞跃。在 DRAM 堆叠方面，2048 位内存接口需要大幅增加内存堆叠的硅通孔数量。同时，外部芯片接口需要将凸块间距缩小到远小于 55 微米，而 HBM3 目前的凸块总数（约）为 3982 个，因此需要大幅增加微型凸块的总数。
内存厂商表示，他们还将在一个模块中堆叠多达 16 个内存模块，即所谓的 16-Hi 堆叠，从而增加了该技术的复杂性。(从技术上讲，HBM3 也支持 16-Hi 堆叠，但到目前为止，还没有制造商真正使用它）这将使内存供应商能够显著提高其 HBM 堆叠的容量，但也带来了新的复杂性，即如何在不出现缺陷的情况下连接更多的 DRAM 凸块，然后保持所产生的 HBM 堆叠适当且一致地短。
在阿姆斯特丹举行的台积电 OIP 2023 会议上，台积电设计基础设施管理主管这样说道："因为[HBM4]不是将速度提高了一倍，而是将[接口]引脚增加了一倍。这就是为什么我们要与所有三家合作伙伴合作，确保他们的 HBM4（采用我们的先进封装方法）符合标准，并确保 RDL 或 interposer 或任何介于两者之间的产品都能支持（HBM4 的）布局和速度。因此，我们会继续与三星、SK 海力士和美光合作"。
目前，台积电的 3DFabric 存储器联盟目前正致力于确保 HBM3E/HBM3 Gen2 存储器与 CoWoS 封装、12-Hi HBM3/HBM3E 封装与高级封装、HBM PHY 的 UCIe 以及无缓冲区 HBM（由三星率先推出的一项技术）兼容。
美光公司今年早些时候表示，"HBMNext "内存将于 2026 年左右面世，每堆栈容量介于 36 GB 和 64 GB 之间，每堆栈峰值带宽为 2 TB/s 或更高。所有这些都表明，即使采用更宽的内存总线，内存制造商也不会降低 HBM4 的内存接口时钟频率。
总结
与三星和 SK海力士不同，美光并不打算把 HBM 和逻辑芯片整合到一个芯片中，在下一代HBM发展上，韩系和美系内存厂商泾渭分明，美光可能会告诉AMD、英特尔和英伟达，大家可以通过 HBM-GPU 这样的组合芯片获得更快的内存访问速度，但是单独依赖某一家的芯片就意味着更大风险。
美国的媒体表示，随着机器学习训练模型的增大和训练时间的延长，通过加快内存访问速度和提高每个 GPU 内存容量来缩短运行时间的压力也将随之增加，而为了获得锁定的 HBM-GPU 组合芯片设计（尽管具有更好的速度和容量）而放弃标准化 DRAM 的竞争供应优势，可能不是正确的前进方式。
但韩媒的态度就相当暧昧了，他们认为HBM可能会重塑半导体行业秩序，认为IP（半导体设计资产）和工艺的重大变化不可避免，还引用了业内人士说："除了定制的'DRAM 代工厂'之外，可能还会出现一个更大的世界，即使是英伟达和 AMD 这样的巨头也将不得不在三星和 SK 海力士制造的板材上进行设计。"
当然SK 海力士首席执行官兼总裁 Kwak No-jeong的发言更值得玩味，他说：“HBM、计算快速链接（CXL）和内存处理（PIM）的出现将为内存半导体公司带来新的机遇，这种滨化模糊了逻辑半导体和存储器之间的界限，内存正在从一种通用商品转变为一种特殊商品，起点将是 HBM4。”
由此看来，下一代HBM技术路线的选择，可能会引发业界又一轮重大的洗牌，谁能胜出，我们不妨拭目以待。
文章来源：半导体行业观察，原文标题：《三星HBM 3良率仅为10%？转投SK海力士阵营！》
