SemiAnalysis点评3D NAND闪存架构：业界的主要精力应放在提高每个蚀刻层堆叠的字线WL数量上

半导体分析机构SemiAnalysis在VLSI 2026会议期间发布关于3D NAND闪存架构的推文称：在当前产能受限的环境下，业界最不需要的就是因为堆叠良率下降而导致单座晶圆厂的比特产出量降低。在VLSI 2026大会上，铠侠（Kioxia）和三星均展示了多阵列混合键合NAND架构，将其作为实现1000层以上最高密度的发展路径。铠侠的多层堆叠单元阵列（MSA）样品包括，用于解决对准和翘曲等机械集成挑战的双218层（2层堆叠）样品，以及用于电气特性表征和QLC可靠性验证的双17层样品。三星的单元多重键合（CMB）样品则更进一步，推出了双450层（3层堆叠）的机械样品和双155层（单层堆叠）的电气样品。

尽管这种设计允许两个单元阵列共享同一个底部外围逻辑晶圆，并提高了单颗封装的比特密度，但在堆叠过程中增加一次混合键合步骤所带来的额外良率损失，以及要求上下两个单元阵列在电气性能上必须匹配，这些负面影响远远抵消了共享外围晶圆所节省的成本。在多重键合良率提升到足以让3个或更多单元阵列共享单一外围层之前，业界的主要精力应放在提高横向密度和垂直密度（即每个蚀刻层堆叠的字线WL数量）上，从而提升单座NAND晶圆厂的比特产出量。